Cadence Design Systems宣布，其 PHY 和控制器 IP 用于 TSMC N7、N6 和 N5 工艺中的 PCI Express® （PCIe®） 5.0 规范技术已在 业界先个 PCIe 5.0 规范合规性活动中通过了 PCI-SIG® 的认证测试。本次测试认证所使用测试仪器，正是来自VIAVI公司PCIe 5.0分析仪 Xigig。

adence® 解决方案经过充分测试，符合 PCIe 5.0 技术 32GT/s 的全速要求。该合规计划为设计人员提供了测试程序，以评估其片上系统 （SoC） 设计上的 PCIe 5.0 接口是否按预期运行。

适用于 PCIe 5.0 技术的 Cadence IP 由 PHY、配套控制器和验证 IP （VIP） 组成，针对非常高带宽超大规模计算、网络和存储应用的 SoC 设计。借助适用于 PCIe 5.0 架构的 Cadence PHY 和控制器子系统，客户可以设计出非常节能的 SoC，同时加快产品上市时间。

适用于 PCIe 5.0 架构的 Cadence IP 支持公司的 Intelligent System Design™ 战略，可实现优越的高级节点 SoC 设计。适用于台积电 N7、N6 和 N5 工艺技术的 PCIe 5.0 设计套件现已提供许可和交付。Cadence 在 TSMC 先进工艺中的全方面设计 IP 解决方案组合还包括 112G、56G、die-to-die （D2D） 和高级存储器 IP 解决方案。